ST STM32G4 Series Manuel utilisateur

Autres manuels pour STM32G4 Series

1

Ce manuel convient aux modèles suivants

7

Table des matières

Autres manuels ST Microcontrôleur

ST

ST STM32U585 Series Manuel utilisateur

ST

ST STM32H5 Nucleo-144 Manuel utilisateur

ST

ST ST7LITE1 B Series Manuel utilisateur

ST

ST SPC56A Series Manuel utilisateur

ST

ST STM32 Nucleo Instructions d'installation et d'utilisation

ST

ST STM32F40 Series Manuel utilisateur

ST

ST Sound Terminal STA333W Manuel utilisateur

ST

ST STM32 Nucleo Manuel utilisateur

ST

ST VIP-M07SPI-ADIS Manuel utilisateur

ST

ST ST10 Series Manuel du propriétaire

ST

ST STR9 Manuel utilisateur

ST

ST STM32F0DISCOVERY Manuel utilisateur

ST

ST SPC574S-DISP Sphaero Discovery+ Manuel utilisateur

ST

ST STM32 Series Instructions d'installation et d'utilisation

ST

ST STM32 Nucleo Instructions d'installation et d'utilisation

ST

ST STM32F0 Series Instructions d'installation et d'utilisation

ST

ST Flash ST7 Manuel de service

ST

ST STM32 Nucleo Manuel utilisateur

ST

ST AN3154 Instructions d'installation et d'utilisation

ST

ST SPC582B Series Instructions d'installation et d'utilisation

ST

ST STLINK-V3MINIE Manuel utilisateur

ST

ST STM32 NUCLEO-F030R8 Manuel utilisateur

ST

ST EVLKST8500GH868 Manuel utilisateur

ST

ST STM32H723 Manuel utilisateur

Manuels Microcontrôleur populaires d'autres marques

AMS

AMS AS7261 Demo Kit Manuel utilisateur

Novatek

Novatek NT6861 Manuel utilisateur

Espressif Systems

Espressif Systems ESP8266 SDK Guide de configuration

Nuvoton

Nuvoton ISD61S00 ChipCorder Mode d’emploi

STMicrolectronics

STMicrolectronics ST7 Assembler Linker Manuel utilisateur

Texas Instruments

Texas Instruments Chipcon CC2420DK Manuel utilisateur

Lantronix

Lantronix Intrinsyc Open-Q 865XR SOM Manuel utilisateur

NEC

NEC 78GK0S/K 1+ Series Instructions d'installation et d'utilisation

Mikroe

Mikroe SEMITECH N-PLC Click Instructions d'installation et d'utilisation

Intel

Intel Agilex Manuel utilisateur

Cypress

Cypress CY4607 HX2VL Manuel utilisateur

DIGITAL-LOGIC

DIGITAL-LOGIC MICROSPACE Manuel utilisateur

Texas Instruments

Texas Instruments TMS320F2837 D Series Manuel utilisateur

CYPRES

CYPRES CY14NVSRAMKIT-001 Manuel utilisateur

Texas Instruments

Texas Instruments INA-DUAL-2AMP-EVM Manuel utilisateur

Espressif Systems

Espressif Systems ESP8266EX Mode d'emploi

Abov

Abov AC33M8128L Manuel utilisateur

Laird

Laird BL654PA Manuel utilisateur

May 2019 RM0440 Rev 1 1/2083

1

RM0440

Reference manual

STM32G4 Series

advanced Arm®-based 32-bit MCUs

Introduction

This reference manual targets application developers. It provides complete information on

how to use the STM32G4 Series microcontroller memory and peripherals.

The STM32G4 Series is a family of microcontrollers with different memory sizes, packages

and peripherals.

For ordering information, mechanical and electrical device characteristics please refer to the

corresponding datasheets.

For information on the Arm®Cortex®-M4 core, refer to the Cortex®-M4 Technical Reference

Manual.

Related documents

•Cortex®-M4 Technical Reference Manual, available from: http://infocenter.arm.com

•STM32G4xx datasheets

•STM32F3, STM32F4, STM32G4 and STM32L4 Series Cortex®-M4 programming manual

(PM0214)

www.st.com

Contents RM0440

2/2083 RM0440 Rev 1

Contents

1 Documentation conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

1.1 General information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

1.2 List of abbreviations for registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

1.3 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

1.4 Product category definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

1.5 Availability of peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

2 System and memory overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

2.1 System architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

2.1.1 I-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

2.1.2 D-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

2.1.3 S-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

2.1.4 DMA-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

2.1.5 BusMatrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

2.2 Memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

2.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

2.2.2 Memory map and register boundary addresses . . . . . . . . . . . . . . . . . . 79

2.3 Bit banding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

2.4 Embedded SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

2.4.1 Parity check . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

2.4.2 CCM SRAM Write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

2.4.3 CCM SRAM read protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

2.4.4 CCM SRAM erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

2.5 Flash memory overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

2.6 Boot configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

2.6.1 Boot configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

3 Embedded Flash memory (FLASH)

for category 3 devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

3.2 FLASH main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

3.3 FLASH functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

3.3.1 Flash memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

RM0440 Rev 1 3/2083

RM0440 Contents

47

3.3.2 Error code correction (ECC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

3.3.3 Read access latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

3.3.4 Adaptive real-time memory accelerator (ART Accelerator™) . . . . . . . . 96

3.3.5 Flash program and erase operations . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

3.3.6 Flash main memory erase sequences . . . . . . . . . . . . . . . . . . . . . . . . . . 99

3.3.7 Flash main memory programming sequences . . . . . . . . . . . . . . . . . . . 100

3.3.8 Read-while-write (RWW) available only in dual bank mode

(DBANK=1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

3.4 FLASH option bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

3.4.1 Option bytes description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

3.4.2 Option bytes programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

3.5 FLASH memory protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .117

3.5.1 Read protection (RDP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

3.5.2 Proprietary code readout protection (PCROP) . . . . . . . . . . . . . . . . . . 120

3.5.3 Write protection (WRP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

3.5.4 Securable memory area . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

3.5.5 Disabling core debug access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

3.5.6 Forcing boot from Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

3.6 FLASH interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

3.7 FLASH registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

3.7.1 Flash access control register (FLASH_ACR) . . . . . . . . . . . . . . . . . . . 125

3.7.2 Flash Power-down key register (FLASH_PDKEYR) . . . . . . . . . . . . . . 126

3.7.3 Flash key register (FLASH_KEYR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

3.7.4 Flash option key register (FLASH_OPTKEYR) . . . . . . . . . . . . . . . . . . 127

3.7.5 Flash status register (FLASH_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

3.7.6 Flash control register (FLASH_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

3.7.7 Flash ECC register (FLASH_ECCR) . . . . . . . . . . . . . . . . . . . . . . . . . . 132

3.7.8 Flash option register (FLASH_OPTR) . . . . . . . . . . . . . . . . . . . . . . . . . 134

3.7.9 Flash PCROP1 Start address register (FLASH_PCROP1SR) . . . . . . 136

3.7.10 Flash PCROP1 End address register (FLASH_PCROP1ER) . . . . . . . 137

3.7.11 Flash Bank 1 WRP area A address register (FLASH_WRP1AR) . . . . 138

3.7.12 Flash Bank 1 WRP area B address register (FLASH_WRP1BR) . . . . 138

3.7.13 Flash PCROP2 Start address register (FLASH_PCROP2SR) . . . . . . 139

3.7.14 Flash PCROP2 End address register (FLASH_PCROP2ER) . . . . . . . 139

3.7.15 Flash Bank 2 WRP area A address register (FLASH_WRP2AR) . . . . 140

3.7.16 Flash Bank 2 WRP area B address register (FLASH_WRP2BR) . . . . 141

3.7.17 Flash Securable area bank1 register (FLASH_SEC1R) . . . . . . . . . . . 141

Contents RM0440

4/2083 RM0440 Rev 1

3.7.18 Flash Securable area bank2 register (FLASH_SEC2R) . . . . . . . . . . . 142

3.7.19 FLASH register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

4 Embedded Flash memory (FLASH)

for category 2 devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145

4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145

4.2 FLASH main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145

4.3 FLASH functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

4.3.1 Flash memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

4.3.2 Error code correction (ECC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

4.3.3 Read access latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

4.3.4 Adaptive real-time memory accelerator (ART Accelerator™) . . . . . . . 148

4.3.5 Flash program and erase operations . . . . . . . . . . . . . . . . . . . . . . . . . . 151

4.3.6 Flash main memory erase sequences . . . . . . . . . . . . . . . . . . . . . . . . . 152

4.3.7 Flash main memory programming sequences . . . . . . . . . . . . . . . . . . . 153

4.4 FLASH option bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

4.4.1 Option bytes description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

4.4.2 Option bytes programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161

4.5 FLASH memory protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163

4.5.1 Read protection (RDP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163

4.5.2 Proprietary code readout protection (PCROP) . . . . . . . . . . . . . . . . . . 166

4.5.3 Write protection (WRP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167

4.5.4 Securable memory area . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

4.5.5 Disabling core debug access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

4.5.6 Forcing boot from Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

4.6 FLASH interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

4.7 FLASH registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

4.7.1 Flash access control register (FLASH_ACR) . . . . . . . . . . . . . . . . . . . 171

4.7.2 Flash Power-down key register (FLASH_PDKEYR) . . . . . . . . . . . . . . 172

4.7.3 Flash key register (FLASH_KEYR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 173

4.7.4 Flash option key register (FLASH_OPTKEYR) . . . . . . . . . . . . . . . . . . 173

4.7.5 Flash status register (FLASH_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 174

4.7.6 Flash control register (FLASH_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 175

4.7.7 Flash ECC register (FLASH_ECCR) . . . . . . . . . . . . . . . . . . . . . . . . . . 177

4.7.8 Flash option register (FLASH_OPTR) . . . . . . . . . . . . . . . . . . . . . . . . . 178

4.7.9 Flash PCROP1 Start address register (FLASH_PCROP1SR) . . . . . . 180

RM0440 Rev 1 5/2083

RM0440 Contents

47

4.7.10 Flash PCROP1 End address register (FLASH_PCROP1ER) . . . . . . . 181

4.7.11 Flash WRP area A address register (FLASH_WRP1AR) . . . . . . . . . . 181

4.7.12 Flash WRP area B address register (FLASH_WRP1BR) . . . . . . . . . . 182

4.7.13 Flash Securable area register (FLASH_SEC1R) . . . . . . . . . . . . . . . . . 182

4.7.14 FLASH register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184

5 Power control (PWR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186

5.1 Power supplies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186

5.1.1 Independent analog peripherals supply . . . . . . . . . . . . . . . . . . . . . . . . 187

5.1.2 USB transceivers supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188

5.1.3 Battery backup domain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188

5.1.4 Voltage regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189

5.1.5 Dynamic voltage scaling management . . . . . . . . . . . . . . . . . . . . . . . . 190

5.2 Power supply supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192

5.2.1 Power-on reset (POR) / power-down reset (PDR) / brown-out reset

(BOR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192

5.2.2 Programmable voltage detector (PVD) . . . . . . . . . . . . . . . . . . . . . . . . 193

5.2.3 Peripheral Voltage Monitoring (PVM) . . . . . . . . . . . . . . . . . . . . . . . . . 194

5.3 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195

5.3.1 Run mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200

5.3.2 Low-power run mode (LP run) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200

5.3.3 Low power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201

5.3.4 Sleep mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202

5.3.5 Low-power sleep mode (LP sleep) . . . . . . . . . . . . . . . . . . . . . . . . . . . 203

5.3.6 Stop 0 mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

5.3.7 Stop 1 mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206

5.3.8 Standby mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207

5.3.9 Shutdown mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210

5.3.10 Auto-wakeup from low-power mode . . . . . . . . . . . . . . . . . . . . . . . . . . 211

5.4 PWR registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

5.4.1 Power control register 1 (PWR_CR1) . . . . . . . . . . . . . . . . . . . . . . . . . 212

5.4.2 Power control register 2 (PWR_CR2) . . . . . . . . . . . . . . . . . . . . . . . . . 213

5.4.3 Power control register 3 (PWR_CR3) . . . . . . . . . . . . . . . . . . . . . . . . . 213

5.4.4 Power control register 4 (PWR_CR4) . . . . . . . . . . . . . . . . . . . . . . . . . 215

5.4.5 Power status register 1 (PWR_SR1) . . . . . . . . . . . . . . . . . . . . . . . . . . 216

5.4.6 Power status register 2 (PWR_SR2) . . . . . . . . . . . . . . . . . . . . . . . . . . 217

5.4.7 Power status clear register (PWR_SCR) . . . . . . . . . . . . . . . . . . . . . . . 218

Contents RM0440

6/2083 RM0440 Rev 1

5.4.8 Power Port A pull-up control register (PWR_PUCRA) . . . . . . . . . . . . . 219

5.4.9 Power Port A pull-down control register (PWR_PDCRA) . . . . . . . . . . 219

5.4.10 Power Port B pull-up control register (PWR_PUCRB) . . . . . . . . . . . . . 220

5.4.11 Power Port B pull-down control register (PWR_PDCRB) . . . . . . . . . . 220

5.4.12 Power Port C pull-up control register (PWR_PUCRC) . . . . . . . . . . . . 221

5.4.13 Power Port C pull-down control register (PWR_PDCRC) . . . . . . . . . . 221

5.4.14 Power Port D pull-up control register (PWR_PUCRD) . . . . . . . . . . . . 222

5.4.15 Power Port D pull-down control register (PWR_PDCRD) . . . . . . . . . . 222

5.4.16 Power Port E pull-up control register (PWR_PUCRE) . . . . . . . . . . . . . 223

5.4.17 Power Port E pull-down control register (PWR_PDCRE) . . . . . . . . . . 223

5.4.18 Power Port F pull-up control register (PWR_PUCRF) . . . . . . . . . . . . . 224

5.4.19 Power Port F pull-down control register (PWR_PDCRF) . . . . . . . . . . 224

5.4.20 Power Port G pull-up control register (PWR_PUCRG) . . . . . . . . . . . . 225

5.4.21 Power Port G pull-down control register (PWR_PDCRG) . . . . . . . . . . 225

5.4.22 Power control register (PWR_CR5) . . . . . . . . . . . . . . . . . . . . . . . . . . . 226

5.4.23 PWR register map and reset value table . . . . . . . . . . . . . . . . . . . . . . . 227

6 Reset and clock control (RCC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229

6.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229

6.1.1 Power reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229

6.1.2 System reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229

6.1.3 RTC domain reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231

6.2 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231

6.2.1 HSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

6.2.2 HSI16 clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

6.2.3 HSI48 clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

6.2.4 PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

6.2.5 LSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

6.2.6 LSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238

6.2.7 System clock (SYSCLK) selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238

6.2.8 Clock source frequency versus voltage scaling . . . . . . . . . . . . . . . . . . 239

6.2.9 Clock security system (CSS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239

6.2.10 Clock security system on LSE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239

6.2.11 ADC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240

6.2.12 RTC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240

6.2.13 Timer clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241

6.2.14 Watchdog clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241

RM0440 Rev 1 7/2083

RM0440 Contents

47

6.2.15 Clock-out capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241

6.2.16 Internal/external clock measurement with TIM5/TIM15/TIM16/TIM17 . 241

6.2.17 Peripheral clock enable register

(RCC_AHBxENR, RCC_APBxENRy) . . . . . . . . . . . . . . . . . . . . . . . . . 244

6.3 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244

6.4 RCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246

6.4.1 Clock control register (RCC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246

6.4.2 Internal clock sources calibration register (RCC_ICSCR) . . . . . . . . . . 247

6.4.3 Clock configuration register (RCC_CFGR) . . . . . . . . . . . . . . . . . . . . . 248

6.4.4 PLL configuration register (RCC_PLLCFGR) . . . . . . . . . . . . . . . . . . . 250

6.4.5 Clock interrupt enable register (RCC_CIER) . . . . . . . . . . . . . . . . . . . . 253

6.4.6 Clock interrupt flag register (RCC_CIFR) . . . . . . . . . . . . . . . . . . . . . . 254

6.4.7 Clock interrupt clear register (RCC_CICR) . . . . . . . . . . . . . . . . . . . . . 255

6.4.8 AHB1 peripheral reset register (RCC_AHB1RSTR) . . . . . . . . . . . . . . 256

6.4.9 AHB2 peripheral reset register (RCC_AHB2RSTR) . . . . . . . . . . . . . . 258

6.4.10 AHB3 peripheral reset register (RCC_AHB3RSTR) . . . . . . . . . . . . . . 260

6.4.11 APB1 peripheral reset register 1 (RCC_APB1RSTR1) . . . . . . . . . . . . 260

6.4.12 APB1 peripheral reset register 2 (RCC_APB1RSTR2) . . . . . . . . . . . . 263

6.4.13 APB2 peripheral reset register (RCC_APB2RSTR) . . . . . . . . . . . . . . 263

6.4.14 AHB1 peripheral clock enable register (RCC_AHB1ENR) . . . . . . . . . 265

6.4.15 AHB2 peripheral clock enable register (RCC_AHB2ENR) . . . . . . . . . 266

6.4.16 AHB3 peripheral clock enable register(RCC_AHB3ENR) . . . . . . . . . . 268

6.4.17 APB1 peripheral clock enable register 1 (RCC_APB1ENR1) . . . . . . . 269

6.4.18 APB1 peripheral clock enable register 2 (RCC_APB1ENR2) . . . . . . . 271

6.4.19 APB2 peripheral clock enable register (RCC_APB2ENR) . . . . . . . . . . 273

6.4.20 AHB1 peripheral clocks enable in Sleep and Stop modes register

(RCC_AHB1SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274

6.4.21 AHB2 peripheral clocks enable in Sleep and Stop modes register

(RCC_AHB2SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276

6.4.22 AHB3 peripheral clocks enable in Sleep and Stop modes register

(RCC_AHB3SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 278

6.4.23 APB1 peripheral clocks enable in Sleep and Stop modes register 1

(RCC_APB1SMENR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 278

6.4.24 APB1 peripheral clocks enable in Sleep and Stop modes register 2

(RCC_APB1SMENR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281

6.4.25 APB2 peripheral clocks enable in Sleep and Stop modes register

(RCC_APB2SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282

6.4.26 Peripherals independent clock configuration register (RCC_CCIPR) . 283

6.4.27 RTC domain control register (RCC_BDCR) . . . . . . . . . . . . . . . . . . . . . 286

Contents RM0440

8/2083 RM0440 Rev 1

6.4.28 Control/status register (RCC_CSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 288

6.4.29 Clock recovery RC register (RCC_CRRCR) . . . . . . . . . . . . . . . . . . . . 290

6.4.30 Peripherals independent clock configuration register (RCC_CCIPR2) 291

6.4.31 RCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291

7 Clock recovery system (CRS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296

7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296

7.2 CRS main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296

7.3 CRS functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297

7.3.1 CRS block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297

7.3.2 Synchronization input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297

7.3.3 Frequency error measurement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298

7.3.4 Frequency error evaluation and automatic trimming . . . . . . . . . . . . . . 299

7.3.5 CRS initialization and configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . 299

7.4 CRS low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300

7.5 CRS interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300

7.6 CRS registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301

7.6.1 CRS control register (CRS_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301

7.6.2 CRS configuration register (CRS_CFGR) . . . . . . . . . . . . . . . . . . . . . . 302

7.6.3 CRS interrupt and status register (CRS_ISR) . . . . . . . . . . . . . . . . . . . 303

7.6.4 CRS interrupt flag clear register (CRS_ICR) . . . . . . . . . . . . . . . . . . . . 305

7.6.5 CRS register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

8 General-purpose I/Os (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307

8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307

8.2 GPIO main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307

8.3 GPIO functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307

8.3.1 General-purpose I/O (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310

8.3.2 I/O pin alternate function multiplexer and mapping . . . . . . . . . . . . . . . 310

8.3.3 I/O port control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311

8.3.4 I/O port data registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311

8.3.5 I/O data bitwise handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311

8.3.6 GPIO locking mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312

8.3.7 I/O alternate function input/output . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312

8.3.8 External interrupt/wakeup lines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312

8.3.9 Input configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312

RM0440 Rev 1 9/2083

RM0440 Contents

47

8.3.10 Output configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313

8.3.11 Alternate function configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314

8.3.12 Analog configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315

8.3.13 Using the HSE or LSE oscillator pins as GPIOs . . . . . . . . . . . . . . . . . 315

8.3.14 Using the GPIO pins in the RTC supply domain . . . . . . . . . . . . . . . . . 315

8.3.15 Using PB8 as GPIO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316

8.3.16 Using PG10 as GPIO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316

8.4 GPIO registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317

8.4.1 GPIO port mode register (GPIOx_MODER) (x = A to G) . . . . . . . . . . . 317

8.4.2 GPIO port output type register (GPIOx_OTYPER) (x = A to G) . . . . . . 317

8.4.3 GPIO port output speed register (GPIOx_OSPEEDR)

(x = A to G) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318

8.4.4 GPIO port pull-up/pull-down register (GPIOx_PUPDR)

(x = A to G) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318

8.4.5 GPIO port input data register (GPIOx_IDR) (x = A to G) . . . . . . . . . . . 319

8.4.6 GPIO port output data register (GPIOx_ODR) (x = A to G) . . . . . . . . . 319

8.4.7 GPIO port bit set/reset register (GPIOx_BSRR) (x = A to G) . . . . . . . . 319

8.4.8 GPIO port configuration lock register (GPIOx_LCKR)

(x = A to G) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320

8.4.9 GPIO alternate function low register (GPIOx_AFRL)

(x = A to G) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321

8.4.10 GPIO alternate function high register (GPIOx_AFRH)

(x = A to G) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 322

8.4.11 GPIO port bit reset register (GPIOx_BRR) (x = A to G) . . . . . . . . . . . . 323

8.4.12 GPIO register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324

9 System configuration controller (SYSCFG) . . . . . . . . . . . . . . . . . . . . 326

9.1 SYSCFG main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326

9.2 SYSCFG registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326

9.2.1 SYSCFG memory remap register (SYSCFG_MEMRMP) . . . . . . . . . . 326

9.2.2 SYSCFG configuration register 1 (SYSCFG_CFGR1) . . . . . . . . . . . . 327

9.2.3 SYSCFG external interrupt configuration register 1

(SYSCFG_EXTICR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329

9.2.4 SYSCFG external interrupt configuration register 2

(SYSCFG_EXTICR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330

9.2.5 SYSCFG external interrupt configuration register 3

(SYSCFG_EXTICR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331

9.2.6 SYSCFG external interrupt configuration register 4

(SYSCFG_EXTICR4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333

Contents RM0440

10/2083 RM0440 Rev 1

9.2.7 SYSCFG CCM SRAM control and status register (SYSCFG_SCSR) . 334

9.2.8 SYSCFG configuration register 2 (SYSCFG_CFGR2) . . . . . . . . . . . . 335

9.2.9 SYSCFG CCM SRAM write protection register (SYSCFG_SWPR) . . 336

9.2.10 SYSCFG CCM SRAM key register (SYSCFG_SKR) . . . . . . . . . . . . . 336

9.2.11 SYSCFG register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 337

10 Peripherals interconnect matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338

10.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338

10.2 Connection summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339

10.3 Interconnection details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341

10.3.1 From timer (TIMx, HRTIM) to timer (TIMx) . . . . . . . . . . . . . . . . . . . . . 341

10.3.2 From timer (TIMx, HRTIM) and EXTI to ADC (ADCx) . . . . . . . . . . . . . 343

10.3.3 From ADC (ADCx) to timer (TIMx, HRTIM) . . . . . . . . . . . . . . . . . . . . . 345

10.3.4 From timer (TIMx, HRTIM) and EXTI to DAC (DACx) . . . . . . . . . . . . . 345

10.3.5 From HSE, LSE, LSI, HSI16, MCO, RTC to timer (TIMx) . . . . . . . . . . 346

10.3.6 From RTC, COMPx to low-power timer (LPTIM1) . . . . . . . . . . . . . . . . 347

10.3.7 From timer (TIMx) to comparators (COMPx) . . . . . . . . . . . . . . . . . . . . 348

10.3.8 From internal analog source to ADC (ADCx), comparator (COMPx)

and OPAMP (OPAMPx) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348

10.3.9 From comparators (COMPx) to timers (TIMx, HRTIM) . . . . . . . . . . . . 352

10.3.10 From system errors to timers (TIMx) and HRTIM . . . . . . . . . . . . . . . . 358

10.3.11 From timers (TIM16/TIM17) to IRTIM . . . . . . . . . . . . . . . . . . . . . . . . . 359

11 Direct memory access controller (DMA) . . . . . . . . . . . . . . . . . . . . . . . 360

11.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360

11.2 DMA main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360

11.3 DMA implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361

11.3.1 DMA1 and DMA2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361

11.3.2 DMA request mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361

11.4 DMA functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361

11.4.1 DMA block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361

11.4.2 DMA pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363

11.4.3 DMA transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363

11.4.4 DMA arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364

11.4.5 DMA channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364

11.4.6 DMA data width, alignment and endianness . . . . . . . . . . . . . . . . . . . . 369

11.4.7 DMA error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370